东京工业大学发明创新设计 可对抗锁相环中的分数杂散

盖世汽车讯 据外媒报道，东京工业大学（Tokyo Institute of Technology）的科学家报告称，两种创新设计技术可显著提高分数N锁相环（PLL）的性能。

图片来源：东京工业大学

所提出的方法旨在最大限度地减少称为分数杂散的不需要的信号，这种信号通常困扰许多现代雷达系统和无线收发器中使用的PLL。这些努力可以为5G时代之后无线通信、自动驾驶汽车、监控和跟踪系统的技术改进打开大门。

许多新兴和不断发展的技术，例如自动驾驶车辆、目标跟踪系统和远程传感器，都依赖于无线数据收发器和雷达系统的高速、无差错运行。在这些应用中，锁相环（PLL）是帮助振荡信号合成、调制和同步的关键组件。因此，消除或最小化PLL中的误差源对于提高系统的整体性能至关重要。

在分数N PLL中，一种流行的PLL类型具有出色的分辨率和对频率、抖动和分数杂散的灵活控制，其中“抖动”是指与合成振荡的理想时序的总体偏差。另一方面，分数杂散是由于误差的周期性而产生的不需要的信号。

数字PLL中通常使用称为数字时间转换器（DTC）的组件来消除量化误差，但由于所谓的“积分非线性（INL）”而导致的DTC缺陷最终表现为导致相位劣化的分数杂散PLL输出中的噪声。

由Kenichi Okada教授领导的东京工业大学研究小组试图通过开发两种创新设计技术来解决这些问题，从而实现低杂散分数N PLL。相关研究已在2024 ISSCC（International Solid-State Circuits Conference，国际固态电路会议）发表。

第一个提出的技术涉及使用级联小数分频器。此方法涉及将频率控制字（FCW）（控制输出频率的内部PLL信号）分成两部分，但两者都远离整数值。

其背后的逻辑是，对于远整数FCW，分数杂散会以较高频率出现在PLL中，并且高频分量自然会被PLL的固有操作滤除。值得注意的是，这种方法不涉及数字预失真（DPD），但会带来复杂性并导致锁相速度变慢。

第二种提议技术围绕伪差分DTC来避免标准DTC实现的陷阱。

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“在传统的DTC设计中，DTC功率、延迟范围、噪声和INL之间存在严格的权衡，限制了可实现的最小分数杂散水平，”Okada教授解释道。为了解决这个问题，研究人员指出，DTC的非线性甚至包含对称分量。因此，他们在差分操作中使用两个具有相同偶对称INL的半范围DTC来实现单个DTC的功能。结果，这些INL通过PLL相位检测器的减法自然地被抵消。

该团队通过使用65 nm CMOS工艺实现所提出的数字PLL来测试他们的想法，仅需要0.23 mm2的有源电路面积。通过将其设备的性能与其他先进的设计进行比较，研究人员注意到了几个优点。

“通过抑制分数杂散，集成PLL抖动从243.5 fs降低到143.7 fs，”Okada教授说道。“得益于所提出的级联小数分频器和伪差分DTC技术，我们无需DPD技术即可实现最低级别的抖动。”